一种用于常开型智能视觉感算系统的极速高精度模拟减法器

日益增长的应用需求极大推动了物联网(Internet of Things, IoT)和人工智能(Artificial Intelligence, AI)融合科技AI+IoT(AIoT)的发展[1]。人类通过视觉获取的信息约占触、嗅、味、听、视全部五觉感知的83%[2]，因此，图像作为人类感知世界的视觉对象，是获取、传递和表达信息的重要手段[3]，视觉感知计算系统自然成为AIoT领域的热门研究方向之一。高性能视觉感算系统需要实时地感知物理世界以快速精准地获取信息，这就要求传感器硬件系统是高速常开型。然而，电池等供电设备的体积和储能效率大大限制了常开型智能视觉感算系统的持续工作时间。低功耗CMOS图像传感器(CMOS Image Sensor, CIS)[4,5]与其节能存算系统[6–9]是热门的研究领域，但是两部分间缺乏协同优化导致无法实现最佳的系统能耗，因为大量的能量消耗在大数据量吞吐和模数转换器(Analog-to-Digital Converter, ADC)上。为进一步降低常开型感算系统的能耗，有研究者提出在模拟域中直接进行原始图像信息的感知和存算预处理，通过节约数据交互和ADC带来的额外能耗以达到最佳的整机系统能耗水平[10]。 

差分运算是图像信息处理中最常见的运算之一，模拟减法器，是在模拟域中通过差分运算处理以实现图像边缘特征提取的一种典型算子电路[11–14]。文献[11,12]提出了一种由运放构建的开关电容式模拟减法器，减算过程遵循电荷守恒定律，通过电容的开关切换实现两像素电压值相减并求解平均值，以ms级计算时间完成相对低速率的图像边缘信息提取。文献[13]提出直接在模拟域使用电阻模拟减法器实现特定图像如边缘、背景细节、前景纹理等特征的预判别，但由于减法器采用4个运放构成，功耗高、面积大。文献[14]提出一种基于基尔霍夫电流定律的电流模减法器，每一帧图像的减法计算时间仍然是ms级别，适用于低速像素差分处理。文献[15–20]是近5年应用于图像边缘特征提取的典型模拟减法器。文献[15]使用6T1C电路和曝光补偿技术实现面向帧差分的单像素减法运算，同样基于电荷守恒定律，但得到单像素结果值需经6个信号处理步骤，且实现两像素值相减需额外设计减法器，电路结构复杂。文献[16,17]创新采用两个列比较器，通过比较每像素输出的信号值与比较器阈值以判别运动物体，但比较器输出的二值仅能标识有无物体运动，无法得到更多像素边缘信息，功能具有局限性。文献[18]使用可编程电容组、减法器单元、模拟存储器和相关双采样模块组成的运算电路实现高动态范围的像素值计算，差分运算均遵循电荷守恒定律，但电路构成较为复杂，伴随较大功耗和电路尺寸。文献[19]提出一种采用忆阻器实现的新型像素值计算电路，将忆阻器用于差分运算或纯背景信息提取的模式控制开关。该电路缺点为伴随两运放并行工作的功耗增加，以及基于专用特殊材料和工艺的忆阻器成本高企。最近的文献[20]采用一种开关电容式模拟减法器实现了两像素值的差分运算和边缘识别，但一次计算总耗时达2 μs，计算速度仍有大幅提升的空间。 

针对常开型智能视觉感知系统中核心的边缘特征计算处理对实时性即速度的追求，为突破图像信息处理中10–7 s数量级的像素值采样-计算的时间瓶颈，本文提出一种在处理速度、精度和能耗3方面均具有明显性能优势的新型模拟减法运算电路。基于TSMC 180 nm/1.8 V CMOS工艺完成整体减法器电路设计和性能验证，仿真测试结果显示在维持高精度和良好能耗的同时，可实现两像素值的差分运算(采样-计算)时间小于100 ns，有效实现图像边缘特征信息的高速实时处理。 

图1是智能视觉感知系统中CIS信号接收处理流程图，总体可分为感知和计算两部分。为方便描述，将“感知”部分进一步分解为像素读取和减法运算读出电路两部分。原始像素被光电转换为电信号后，采用相关双采样技术抑制系统噪声，以提升后续边缘信号的差分处理精度。“计算”部分将前端感知读入的两像素值进行减法运算，提取得到图像中的边缘特征信息。由图可知，整体系统中共需要3次减法运算，分别对应CIS信号读取过程中的降噪和差分信息提取的作用。 

图 1  视觉感知系统最前端 CIS信号接收过程抽象图

图 2  两种常用减法运算电路架构

为适配图1中常开型智能视觉感知系统的高速高精度像素特征提取的应用需求，一般考虑使用图3所示的电阻式模拟减法运算电路。该减法器将来自正负两个读入通道、先后经过两次采样、每次一组的4个电压值分别在t1和t2时刻完成2次减法运算并输出差值到减法器A3，此时，在t2时刻即可完成总减法运算，最终的差值即为想要提取的两图像像素边缘特征信息。需要注意的是，t1和t2也分别是对像素电压值的采样时刻，采样瞬间即在减法器中完成一次减法运算。 

图 3  2次采样完成3次减法运算的电阻式模拟减法器

图5为本文所提模拟减法器电路的完整结构图，包含模拟域信号采样和减法运算两部分。整体电路由一对高精度自举采样开关(Booststrapped Sampling Switch, BSS)、采样保持电容C_H1–C_H2以及核心的开关电容式模拟减法运算电路3部分构成。这3部分又分别对应3个重要的电路功能，采样、保持、运算。自举采样开关首先对读入的两路像素值对应的电信号V ^±采样，并在该时刻将其临时存储至采样电容C_H1–C_H2；下一时刻将采样后的信号Sampled V^±输入下一级模拟减法运算电路进行减法运算，并输出最终的计算差值，即两像素值之差。 

图5中“减法运算”部分即由本文所提电容开关式模拟减法器实现，由1个轨到轨运算放大器、4个等容值电容和2个控制开关构成。值得注意的是，图3的电阻式减法器在t1, t2先后两个采样时刻、按序读入4个像素电压值、通过3次减法运算直接实现像素的差值求解V_OUT=(V₁₁–V₂₁)–(V₁₂–V₂₂)。与其运算顺序不同，图5的电容开关式减法器则是基于电荷守恒原则，通过切换自举采样和电容开关，完成在t1,t2两个采样时刻对电荷的再分配，最终实现了与图3算序不同、但结果相同的减法运算，即V_OUT=(V₁₁–V₁₂)–(V₂₁–V₂₂)。 

基于电荷再分配的详细减算原理如下：初始状态下，开关S₁和S₂均闭合，电容C₃和C₄被短路，采样电容C₁和C₂的下极板复位到接地电位(此时假设理想运放的V_N=V_P=0)。首先，在t1时刻开始采样。自举开关BSS1和BSS2闭合导通，采样进来的Sampled V ^±电压持续对C₁, C₂进行充电。一段时间稳定后，采样电容C₁, C₂上极板的电压值分别升至V₁₁, V₂₁，此刻的储存电荷量为Q₁₁, Q₂₁，表达式记为 

   (1)    

   (2)    

t1采样结束直至2次采样t2时刻到来之前，整体减法器进入保持模式，两自举开关BSS断开，采样信号V₁₁和V₁₂以电荷形式存储在电容C₁和C₂之中，减法器输出V_OUT一直为0。 

接下来，在t2时刻进行第2次采样。S₁, S₂断开，则电容C₃, C₄分别与C₁, C₂开始电容耦合。与此同时，自举开关BSS1和BSS2再次闭合，完成读入像素电压值的2次采样，此刻采样电容C₁, C₂上极板的电压值(由t1时刻的V₁₁, V₂₁)变为V₁₂, V₂₂。另一边，根据理想运放的输入虚短原则，经过一段时间的电容耦合后，C₁, C₂下极板的电压值相等，即V_N=V_P=V_X；由于理想运放输入端无电荷损失，则2次采样结束时刻，电容C₁, C₂上的存储电荷量Q₁₂, Q₂₂的表达式记为式(3)、式(4) 

   (3)    

   (4)    

根据电荷守恒定律，可知Q₁₁=Q₁₂, Q₂₁=Q₂₂，将式(1)–式(4)整理即可得到式(5)、式(6) 

   (5)    

   (6)    

进一步，将式(5)与式(6)相减即可整理推导出式(7)的3次减法运算的综合表达式，即本设计要实现的在2次采样时刻、对4个读入电压值、完成3次减法运算的电路功能 

   (7)    

如图5所示，本文提出并设计了一组高线性度的栅压自举采样开关(BSS1和BSS2)实现对读入的像素电信号的采样和保持，并进一步配合后续的减法运算实现高速、高精度运行。 

将两次采样间隔时间10 ns(Δt<50 ns)作为自举采样开关的设计约束，可算出开关的采样速率为100 MS/s，则输入信号的频率最高可达25 MHz。因此，由于器件本身的非线性及高频采样引起的谐波失真等原因，MOS单管或N/P互补CMOS采样开关无法满足本研究高速、高精度采样的要求。为解决这一问题，如图7所示，Abo和Gray提出一种常用的高精度自举采样开关[21]。该自举结构能使采样管MS的V_GS恒定保持在接近VDD的水平，可有效降低导通电阻以提升输出线性度。但与此同时，该自举采样开关在高速采样时，采样管开启/关闭时间将受到限制，无法满足设计约束100 MS/s高速采样率的要求。为此，本文提出一种高速、高精度的自举采样开关电路，结构如图8所示。相较于常规采样开关，所提出的自举采样开关通过降低导通电阻和减小关键路径节点的寄生电容来加速开关开启/关闭过程，最终实现了采样速率和高频信号采样线性度的提升。 

图 8  所提自举采样开关

本研究采用TSMC 180 nm/1.8 V 标准CMOS工艺，在Cadence Virtuoso和Spectre平台完成整体减法运算电路的设计和性能仿真分析。 

首先仿真验证本研究提出的自举采样开关(图8)的性能。输入频率为293 kHz、峰峰值为1.8 V的理想正弦波，输出端接2.5 pF的负载电容，以100 MS/s的采样率对输入信号进行采样。图9为瞬态仿真波形图，输出信号能够精确地跟随输入信号变化，线性度良好。同时，可观测采样开关(采样管MS)的栅压在1.75～3.5 V范围波动，处于正确的栅压自举工作范围，证明所提出的自举采样开关设计良好。 

为进一步验证采样开关的动态性能是否符合高频应用要求，选择1 024个采样点，对输出信号进行离散傅里叶变换(Discrete Fourier Transform, DFT)。采样频谱结果及相应的动态特性参数如图10所示。从DFT频谱结果可以看出，所设计的自举采样开关的有效位数(Effective Number Of Bits, ENOB)为16.79 bit，信噪失真比(Signal to Noise and Distortion Ratio, SNDR)为102.85 dB，无杂散动态范围(Spurious Free Dynamic Range, SFDR)为103.09 dBc，总谐波失真(Total Harmonic Distortion, THD)为–103.08 dB，各项动态性能指标均满足视觉感知系统对高速、高分辨率像素电信号采样的应用需求。 

图 10  自举采样开关基于DFT的频谱及动态性能

图 11  理想的减法计算差值与减法电路的仿真输出结果对比

图 12  不同的减法器差值输出对应的误差采样曲线

图 15  模拟减法器计算值与能耗的曲线

采用TSMC 180 nm/1.8 V 标准CMOS工艺设计实现了一种应用于常开型智能视觉感知系统的高速、高精度模拟减法运算电路。所提减法器直接在模拟域对原始图像像素电信号进行特征信息的差分提取，实现在20 ns极短周期内就可完成2次信号采样和3次减法运算，具有高速计算能力。在Cadence平台完成电路设计和性能仿真，结果显示，在1.8 V电源电压和27℃的标准环境温度下，所设计的模拟域减法运算电路具有–900～900 mV的宽计算值范围；减法器仿真输出结果与理想计算值基本一致，整体相对误差小于1.65%，最小误差仅为0.1%，具有完成高精度差值计算能力；完成1次完整的采样-计算并行处理的所需能耗在25～27.8 pJ之间，耗电性能适中。经与同类设计案例对比显示，本文提出的模拟域减法运算电路在计算速度和精度上具备显著优势，可有效服务于目标对象的高速常开型智能视觉感知系统对图像边缘特征提取的应用需求。